用JK主从触发器和任何门电路，设计一个同步时序电路，如图7．2．6（a)所示。Q0、Q1为计数器输出端，F

用JK主从触发器和任何门电路，设计一个同步时序电路，如图7．2．6(a)所示。Q0、Q1为计数器输出端，F为分频输出端，X为控制端，CP为时钟脉冲端。 当X=1时，Q0、Q1为加法计数器输出，F为4分频输出。 当X=0时，Q0、Q1为减法计数器输出，F输出为1。 (2)把图7．2．6(a)所示时序电路外接若干器件，如图7．2．6(b)所示，试分析这个电路可构成一个几进制的计数器，简要说明理由。