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4选1数据选择器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4选1数据选择器电路，建立4选1数据选择器的实验模式。通过电路仿真和硬件验证，进一步了解4选1数据选择器的功能。
设计原理
4选1数据选择器的元件符号如图所示，其中a、b、c和d是4位数据输入端；s1和s0是控制输入端；z是数据输出端。当s1s0=00时，输出z=a；s1s0=01时，z=b；s1s0=10时，z=c：s1s0=11时，z=d。
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如图是一个4选1数据选择器的逻辑图，D0～D3是被选数据输入端，A1、A0是选择输入端，F是输出端。试写出输出的逻辑表达式和电路的逻辑状态表，并说明当A1,A0为00、01、10、11时，分别是哪一个数据从输出端输出。
(1)画出由反相器、2输入与门和或门实现的逻辑电路；
(2)选择一合适的三态门作为输出级。
数控分频器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计数控分频器电路，建立数控分频器的实验模式。通过电路仿真和硬件验证，进一步了解数控分频器的功能和特性。
设计原理
数控分频器的元件符号如图所示，CLK是时钟输入端，D[7..0]是数据输入端，FOUT是数控频率输出端，COUT是进位(溢出)输出端。数控分频器的输出频率受到数据D[7..0]的控制，当D[7..0]数据值越大，输出频率越高。
4位右移移位寄存器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位右移移位寄存器电路，建立4位右移移位寄存器的实验模式。通过电路仿真和硬件验证，进一步了解移位寄存器的功能和特性。
设计原理
4位右移移位寄存器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；DSR是串行数据输入端；Q[3..0]是4位右移移位寄存器的状态输出端。
