实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路,建立基本RS触发器的实验模式。通过电路仿真和硬件验证,进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示,其中RDN是异步置0输入端,低电平有效;SDN是异步置1输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。由图所示的电路可知,基本RS触发器的输出表达式为
(2.2.1)
A.Ⅰ、Ⅲ、Ⅴ
B.Ⅱ、Ⅳ、Ⅵ
C.Ⅰ、Ⅲ、Ⅵ
D.Ⅱ、Ⅳ、Ⅴ
A.Ⅰ、Ⅲ、Ⅴ
B.Ⅱ、Ⅳ、Ⅵ
C.Ⅰ、Ⅲ、Ⅵ
D.Ⅱ、Ⅳ、Ⅴ