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[主观题]
设计一个序列监测器，当输入出现“000”序列时，监测器能够识别。要求用上升沿触发的D触发器和门电路实现，并具自
启动功能。
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设计一个移存型序列信号发生器，要求产生的序列信号为11110000。 (1)试用D触发器和门电路完成设计。 (2)试用MSI移存器74LS195和门电路完成设计。 (3)用VHDL语言完成设计。
用D触发器设计一个序列信号发生器：
(1) 要求所产生的周期性序列为111000；
(2) 要求该序列信号发生器具备自启动能力；
(3) 给出该电路的状态转移图、逻辑方程、逻辑电路图。
设计一个同步时序电路，它有两个输入X1和X2，一个输出Z。当X1和X2的输入连接两个以上一致时，输出Z为1，否则Z等于0。要求：用D触发器实现并建Verilog HDL模型。
设计一个同步时序电路，若输入连续四值为1101时，输出为1，否则输出为0，要求： (1)用D触发器和门电路实现设计。 (2)用VHDL语言实现设计。
