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[主观题]

基本RS触发器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基

基本RS触发器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。

设计原理

基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为

$基本RS触发器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计基本R$ (2.2.1)

基本RS触发器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计基本R

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第1题

边沿JK触发器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边

边沿JK触发器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。

设计原理

边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。

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第2题

分别用Verilog HDL的结构描述和行为描述方式设计用或非门构成的基本RS触发器。

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第3题

用RS触发器设计一个4位双向移位寄存器，要求具有保持和并行置数功能，必要时可用门电路。

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第4题

触发器电路的逻辑符号如图14所示，输入波形如图15所示，其中FF1是由与非门构成的基本RS触发器，FF2是由或非门

触发器电路的逻辑符号如图14所示，输入波形如图15所示，其中FF₁是由与非门构成的基本RS触发器，FF₂是由或非门构成的基本RS，根据A、B输入波形画出Q₁、、Q₂、的输出波形。设触发器的初态均为0。

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第5题

由与非门构成的基本RS触发器不允许出现RS同时为1的输入情况

A．错误

B．正确

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第6题

下列触发器中，没有约束条件的是（)。A.基本RS触发器B.主从RS触发器C.同步RS触发器D.边沿D触发器

下列触发器中，没有约束条件的是()。

A.基本RS触发器

B.主从RS触发器

C.同步RS触发器

D.边沿D触发器

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第7题

下列触发器中，没有约束条件的是( )。

A.基本RS触发器

B.主从RS触发器

C.时钟RS触发器

D.边沿D触发器

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第8题

下列触发器中，没有约束条件的是()。

A.基本RS触发器

B.主从RS触发器

C.钟控RS触发器

D.边沿D触发器

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第9题

下列哪些触发器属于双稳态触发器（)？

A.基本RS触发器

B.可控RS触发器

C.JK触发器

D.D触发器

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第10题

基本RS触发器中，S=0，R=1，触发器保持原状态。（)

基本RS触发器中，S=0，R=1，触发器保持原状态。()

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