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[主观题]

作1010序列检测器的状态图，已知输入、输出序列：输入：001010010101010110；输出：000001000010101000。

作1010序列检测器的状态图，已知输入、输出序列：

输入：001010010101010110；

输出：000001000010101000。

作1010序列检测器的状态图，已知输入、输出序列：输入：001010010101010110；

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第1题

作1010序列检测器的原始状态图，已知检测器的输入、输出序列如下：输入：00101001010101010110 输出：0000010

作1010序列检测器的原始状态图，已知检测器的输入、输出序列如下：

输入：00101001010101010110

输出：00000100001010000

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第2题

拟定101序列检测器的状态图。（1)101序列可以重叠，如输入序列010101101，输出序列000101001。

拟定101序列检测器的状态图。 (1)101序列可以重叠，如输入序列010101101，输出序列000101001。 (2)101序列不可以重叠，如输入序列010101101，输出序列000100001。 (3)用VHDL语言设计这个系列检测器。

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第3题

试画出101序列检测器的状态图，已知此检测器的输入序列、输出序列如下：（1)输入A：0 1 0 1 0 1 1 0 1 输出Z：

试画出101序列检测器的状态图，已知此检测器的输入序列、输出序列如下：

(1)输入A：0 1 0 1 0 1 1 0 1

输出Z：0 0 0 1 0 1 0 0 1

(2)输入A：0 1 0 1 0 1 1 0 1 0

输出Z：0 0 0 1 0 0 0 0 1 0

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第4题

画出1001序列检测器的状态图。该同步时序电路有一根输入线x，一根输出线z，对应于序列1001的最后一

个1，输出z=1。如果z=1，则仅当收到的输入信号为0时，输出信号z才变为0，否则保持为1。序列可以重叠，例如， x：0100111011001001 z：0000111000001001

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第5题

作出“101”序列信号检测器的状态表，凡收到输入序列101时，输出就为1，并规定检测的101序列不重叠。

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第6题

建立“1111”序列检测器的原始状态图和状态表。

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第7题

时序设计：设计一个二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。例如：当输入X的序列为0100100101001（首位在左)，对应输出Z=0000100100001。

设计一个二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。例如：当输入X的序列为0100100101001(首位在左)，对应输出Z=0000100100001。

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第8题

试用上升沿触发的D触发器设计一个1101序列检测器，它有一个输入端和一个输出端

试用上升沿触发的D触发器设计一个1101序列检测器，它有一个输入端A和一个输出端Y

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第9题

分析如图所示同步时序电路，作出状态转移表和状态图。当输入序列X为01011010时，给出相应的输出序列。设初始状

态为000。

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