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[主观题]
设计一个组合逻辑电路,它有三个输入A、B、C和一个输出Z,当输入中1的个数少于或等于1时,输出为1,否则,输出为0。
用与非门实现电路。
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用与非门实现电路。
设计一个同步时序电路,它有两个输入X1和X2,一个输出Z。当X1和X2的输入连接两个以上一致时,输出Z为1,否则Z等于0。要求:用D触发器实现并建Verilog HDL模型。
设计一个二进制序列信号检测器,它有一个输入X,当接收到的序列为1001,则在上述序列输入最后一个1的同时,电路输出Z=1,否则输出为0,输入序列可以重叠。例如:当输入X的序列为0100100101001(首位在左),对应输出Z=0000100100001。
设计一个同步时序逻辑电路,给出设计过程,它有两个输入X1、X2和一个输出Z,当X1、X2连续两次以上一致时输出为1,甭则输出为0。