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第1题
边沿JK触发器设计 实验要求 用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边
边沿JK触发器设计
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实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。
设计原理
边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。
第3题
用VHDL语言描述带同步置位／复位端的D触发器（如图3－5所示，真值表如表3－3所示)的逻辑功能。 表3－3
用VHDL语言描述带同步置位/复位端的D触发器(如图3-5所示，真值表如表3-3所示)的逻辑功能。
第7题
基本RS触发器设计 实验要求 用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基
基本RS触发器设计
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实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计基本RS触发器电路，建立基本RS触发器的实验模式。通过电路仿真和硬件验证，进一步了解基本RS触发器的功能和特性。
设计原理
基本RS触发器可以由两个与非门或者两个或非门构成。由两个与非门构成的基本RS触发器的原理图如图所示，其中RDN是异步置0输入端，低电平有效；SDN是异步置1输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。由图所示的电路可知，基本RS触发器的输出表达式为
(2.2.1)
