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题目内容（请给出正确答案）

[主观题]

用ROM和D触发器实现一个串行数据检测器，其输入与时钟脉冲同步的串行数据x，其输出是z。仅当输入x出现11100序

列时，输出z才为1，否则为0，如图L7-8-1所示。

用ROM和D触发器实现一个串行数据检测器，其输入与时钟脉冲同步的串行数据x，其输出是z。仅当输入x出

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第1题

试用D触发器设计一个序列检测器，该检测器有一串行输入X、一个输出Z,当检测到0100111时输出为1。

输入和输出的关系也可用下式表示:

。

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第2题

设计一个串行数据检测器，要求当串行数据X连续输入3个0时，输出为1，否则输出为0。另外，在任何状态下，输入为1时

，则返回初态。(选用JK触发器来实现电路，初态设为0)

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第3题

设计一个串行数据检测器。要求当串行数据X输入1010时，电路输出高电平1，否则输出低电平0。

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第4题

设计一个串行数据检测器，要求当串行输入数据X中出现011时，电路输出Y为高电平1，其他情况下输出低电平0。示例

如下：

X：0101100101110101111011…

Y：0000l00000100000l00001…

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第5题

设计一个串行数据检测器。要求当串行数据X连续输入三个0时，输出为1，否则输出低电平。

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第6题

设计一个串行数据检测器，要求串行输入数据X中连续出现3个或3个以上的1时，电路才输出高电平1，否则输出低电平

0。示例如下：

X：01011101101111011l10111…

Y：00000100000011000110001…

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第7题

设计一个代码检测器，电路串行输入余3码，当输入出现非法数字时电路输出为0，否则为1，试作出状态图。

设计一个代码检测器，电路串行输入余3码，当输入出现非法数字时电路输出为0，否则为1，试作出Mearly状态图。

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第8题

画出1001序列检测器的状态图。该同步时序电路有一根输入线x，一根输出线z，对应于序列1001的最后一

个1，输出z=1。如果z=1，则仅当收到的输入信号为0时，输出信号z才变为0，否则保持为1。序列可以重叠，例如， x：0100111011001001 z：0000111000001001

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第9题

时序设计：设计一个二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。例如：当输入X的序列为0100100101001（首位在左)，对应输出Z=0000100100001。

设计一个二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。例如：当输入X的序列为0100100101001(首位在左)，对应输出Z=0000100100001。

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