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[主观题]

中规模时序电路分析设计 74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000～1001，74LS192是采用

中规模时序电路分析设计

74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000～1001，74LS192是采用双时钟方式的可逆计数器。中规模时序电路分析设计 74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000 是进位输出，加法计数进入状态1001后产生一个周期宽度的负脉冲输出。借位输出是，减法计数进入状态0000后产生一个周期宽度的负脉冲输出。如图为74LS192构成的计数器，74LS1l92功能表如表所示。解答如下问题：

74LS192的逻辑功能表
CKUP	CKDW	bar{LOAD}	CLR	D	C	B	A	Q_D	Q_C	Q_B	Q_A
varphi	varphi	varphi	1	varphi	varphi	varphi	varphi	0	0	0	0
varphi	varphi	0	0	d	c	b	a	d	c	b	a
↑	1	1	0	varphi	varphi	varphi	varphi	加计数
1	↑	1	0	varphi	varphi	varphi	varphi	减计数
1	1	1	0	varphi	varphi	varphi	varphi	保持原状态

中规模时序电路分析设计 74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000

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第1题

74LS192型同步十进制可逆计数器的功能表和逻辑符号分别如表21.3和图 21.16所示。所谓可逆，就是能进行加法计

数和减法计数。(1)说明表中各项的意义；(2)试用两片74LS192型计数器构成百进制计数器。先将各片接成十进制加法计数工作状态，而后连接两片。图中分别为进位和借位输出端。

表21.3

输入

输出

R_D

overline{LD}

CP₊

CP_-

A₃A₂A₁A₀

Q₃Q₂Q₁Q₀

0

0

0

1

×

↑

×

1

d₃d₂d₁d₀

×

d₃d₂d₁d₀

加法计数

0

0

1

1

1

×

1

1

×

↑

1

×

×

×

×

减法计数

保持

0　　0　　0　　0

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第2题

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP＋、CP－。加法计数时，从CP＋输入

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP+、CP-。加法计数时，从CP+输入计数脉冲，CP-=1；减法计数时，从CP一输入计数脉冲，CP+=1。CR是清零端，正脉冲有效，LD是预置端，低电平有效。C0为进位输出端，B0为借位输出端，它们都输出负脉冲。

试用CT4193，采用异步预置法组成十进制减法计数器。

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第3题

用十进制数中规模计数器设计一个可控计数器，当控制信号X=0时为模6计数，X=1时为模8计数，计数状态可以自己选

择。说明设计过程，画出逻辑图。

以上设计可以使用外加的逻辑门。

下表是十进制中规模计数器的功能表。

RESETbar{LOAD}CLKQ_DQ_CQ_BQ_A11φ复位全0状态φ0↑预置φ1↑加计数

计数器还有进位输出F端，当加计数剑1001状态时产生进位负脉冲输出。

计数器的逻辑符号如图所示。

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第4题

74LS192型同步十进制可逆计数器的功能表和逻辑符号分别如表21－4和图21－7所示。所谓可逆，就是能进行加法计数

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第5题

用74LS169中规模计数器构成可逆十进制计数器。加计数时，状态由0000递增到1001；减计数时，状态由1001递减到000

0。外加的加/减控制信号为P，P=1时作加法，P=0时作减法。用一片74LS169和少量与非门完成这个设计，画出逻辑图。

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第6题

逻辑分析题 4位同步二进制计数器74161的功能表如表所示，Q3为高位输出，C为与时钟同步的进位输出，进入1111状

逻辑分析题

4位同步二进制计数器74161的功能表如表所示，Q₃为高位输出，C为与时钟同步的进位输出，进入1111状态且ENT=1时，由C端输出一个周期的正脉冲。

CPR_{bar{D}}bar{LD}ENPENTQ₃Q₂Q₁Q₀varphi0varphivarphivarphi0000↑10varphivarphiD₃D₂D₁D₀varphi1101保持varphi11varphi0保持(但C=0)↑1111加法计数

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第7题

8254的一个计数器计数结束时输出单拍负脉冲信号,则其工作在（)。

A.方式0

B.方式1

C.方式2

D.方式3

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第8题

74LS293型计数器的逻辑图、外引线排列图和功能表如图10.3.3所示。其中，CP 1、CP2是两个时钟脉冲输

人端:R0(1)和R0(2)是清零输人端，当该两端均为1时，将四个触发器清零。试问:(1)计数脉冲从CP0输入，Q0输出时，是几进制计数器？(2)计数脉冲从CP1输人，Q 3、Q 2、Q1输出时，是几进制计数器？(3)将74LS293接成图10.3.4所示电路时,是几进制计数器？

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第9题

用PLA可编程逻辑阵列和D触发器设计能够进行加法计数和减法计数的两位二进制同步可逆计数器。当输入X=0时，进

行加法计数；当X=1时，进行减法计数。进位/借位信号为Y。画出PLA阵列的逻辑图。

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